안내
확인
U
회원관리
로그인
가입
찾기
회원아이디
패스워드
로그인유지
회원아이디
이름
이메일
휴대폰번호
패스워드
패스워드 재입력
회원이용약관 및 개인정보 취급방침에 동의 합니다
회원이용약관 보기
개인정보처리방침 보기
본인 이름 입력
회원가입시 이메일 입력
Fractional Delay Filter Design with Python
1. 설계 환경 구축하기
투마이북
|
왕윤성
|
2013-11-13
33
읽음
0
0
0
1 / 28 목차보기
이전
1 / 28 목차
다음
로그인
회원가입
투
투마이북(전공/종교서적 전문)
1. 설계 환경 구축하기
1.1 Python 설치하기
1.2 Scipy 설치하기
1.3 Numpy 설치하기
1.4 Matplotlib 설치하기
1.5 AcroEdit 설치
1.6 Icarus Verilog 설치
1.7 에디터 환경 셋업
1.8 Path 설정
1.9 설계환경 테스트
2. Fractional Delay Filter 란?
2.1 정의
2.2 원리
2.3 응용
3. FD Filter Python 설계
3.1 기본 코드
3.2 Coefficient shift (1)
3.3 Coefficient shift (2)
3.4 Weight Change
3.5 응용
3.6 Simulation
3.7 Stimulus File Dump
4. FD Filter Verilog 설계
4.1 Full Verilog Code
5. Testbench
6. Simulation Result (gtkwave)
7. Simulation Result (python)
판권 페이지